Altera FPGA/CPLD設(shè)計（基礎(chǔ)篇）

第1章　FPGA/CPLD簡介　1
1.1　可編程邏輯設(shè)計技術(shù)簡介　1
1.1.1　可編程邏輯器件發(fā)展簡史　1
1.1.2　可編程邏輯器件分類　2
1.2　FPGA/CPLD的基本結(jié)構(gòu)　3
1.2.1　FPGA的基本結(jié)構(gòu)　3
1.2.2　CPLD的基本結(jié)構(gòu)　7
1.2.3　FPGA和CPLD的比較　9
1.3　FPGA/CPLD的設(shè)計流程　10
1.4　FPGA/CPLD的常用開發(fā)工具　14
1.5　下一代可編程邏輯設(shè)計技術(shù)展望　18
1.5.1　下一代可編程邏輯器件硬件上的四大發(fā)展趨勢　18
1.5.2　下一代EDA軟件設(shè)計方法發(fā)展趨勢　24
1.6　小結(jié)　27
1.7　問題與思考　28
第2章　Altera FPGA/CPLD的結(jié)構(gòu)　29
2.1　Altera高密度FPGA　29
2.1.1　主流高端FPGA──Stratix　29
2.1.2　內(nèi)嵌高速串行收發(fā)器的FPGA──Stratix GX　51
2.1.3　新一代90nm高端FPGA──Stratix II　55
2.2　Altera低成本FPGA　58
2.2.1　主流低成本FPGA──Cyclone　58
2.2.2　新一代低成本FPGA──Cyclone II　63
2.3　Altera的CPLD器件　68
2.3.1　主流的CPLD──MAX 3000A　68
2.3.2　CPLD的革命──MAX II　70
2.4　小結(jié)　72
2.5　問題與思考　73
第3章　Altera Quartus II開發(fā)流程　75
3.1　Quartus II軟件綜述　75
3.1.1　Quartus II軟件的特點及支持的器件　75
3.1.2　Quartus II軟件的工具及功能簡介　76
3.1.3　Quartus II軟件的用戶界面　78
3.2　設(shè)計輸入　81
3.2.1　設(shè)計輸入方式　83
3.2.2　設(shè)計規(guī)劃　84
3.2.3　設(shè)計輸入文件實例　84
3.2.4　設(shè)計約束　86
3.3　綜合　91
3.3.1　使用Quartus II軟件集成綜合　91
3.3.2　控制綜合　92
3.3.3　綜合實例　96
3.3.4　第三方綜合工具　98
3.4　布局布線　98
3.4.1　設(shè)置布局布線參數(shù)　98
3.4.2　布局布線實例　102
3.4.3　增量布局布線　103
3.4.4　反標(biāo)保留分配　103
3.5　仿真　104
3.5.1　指定仿真器設(shè)置　105
3.5.2　建立矢量源文件　106
3.5.3　仿真實例　109
3.5.4　第三方仿真工具　112
3.6　編程與配置　112
3.6.1　建立編程文件　112
3.6.2　器件編程和配置　114
3.7　小結(jié)　116
3.8　問題與思考　116
第4章　Altera的IP工具　117
4.1　IP的概念、Altera的IP　117
4.1.1　IP的概念　117
4.1.2　Altera可提供的IP　118
4.1.3　Altera IP在設(shè)計中的作用　120
4.2　使用Altera的基本宏功能　121
4.2.1　定制基本宏功能　122
4.2.2　實現(xiàn)基本宏功能　126
4.2.3　設(shè)計實例　129
4.3　使用Altera的IP核　132
4.3.1　定制IP核　132
4.3.2　實現(xiàn)IP核　137
4.3.3　設(shè)計實例　137
4.4　小結(jié)　138
4.5　問題與思考　139
第5章　Quartus II的常用輔助設(shè)計工具　141
5.1　I/O分配驗證　141
5.1.1　I/O分配驗證功能簡介　142
5.1.2　I/O分配驗證流程　142
5.1.3　用于I/O分配驗證的輸入　145
5.1.4　運行I/O分配驗證　146
5.2　功率分析　148
5.2.1　Excel-based功率計算器　148
5.2.2　Simulation-based功率估算　150
5.3　RTL閱讀器　151
5.3.1　RTL閱讀器簡介　151
5.3.2　RTL閱讀器用戶界面　152
5.3.3　原理圖的分頁和模塊層次的切換　153
5.3.4　過濾原理圖　154
5.3.5　將原理圖中的節(jié)點定位到源設(shè)計文件　156
5.3.6　在原理圖中查找節(jié)點或網(wǎng)線　156
5.3.7　使用RTL閱讀器分析設(shè)計中的問題　157
5.4　SignalProbe及SignalTap II邏輯分析器　157
5.4.1　SignalProbe　157
5.4.1　SignalTap II邏輯分析器　160
5.5　時序收斂平面布局規(guī)劃器(Timing Closure Floorplan)　166
5.5.1　使用Timing Closure Floorplan分析設(shè)計　167
5.5.2　使用Timing Closure Floorplan優(yōu)化設(shè)計　173
5.6　Chip Editor底層編輯器　173
5.6.1　Chip Editor功能簡介　173
5.6.2　使用Chip Editor的設(shè)計流程　174
5.6.3　Chip Editor視圖　175
5.6.4　資源特性編輯器　177
5.6.5　Chip Editor的一般應(yīng)用　181
5.7　工程更改管理(ECO)　181
5.7.1　ECO簡介　182
5.7.2　ECO的應(yīng)用范圍　182
5.7.3　ECO的操作流程　183
5.7.4　使用Change Manager查看和管理更改　184
5.7.5　ECO驗證　185
5.8　小結(jié)　185
5.9　問題與思考　185
第6章　編程與配置　187
6.1　配置Altera FPGA　187
6.1.1　配置方式　187
6.1.2　主動串行(AS)　193
6.1.3　被動串行(PS)　196
6.1.4　快速被動并行(FPP)　198
6.1.5　被動并行異步(PPA)　199
6.1.6　JTAG配置方式　201
6.1.7　ByteBlaster II下載電纜　202
6.1.8　配置芯片　204
6.2　配置文件和軟件支持　204
6.2.1　軟件支持　204
6.2.2　配置文件　206
6.3　單板設(shè)計及調(diào)試注意事項　209
6.3.1　配置的可靠性　210
6.3.2　單板設(shè)計要點　210
6.3.3　調(diào)試建議　211
6.4　小結(jié)　213
6.5　問題與思考　213
第7章　MAX+PLUS II過渡到Quartus II　215
7.1　MAX+PLUS II與Quartus II的功能比較　215
7.2　轉(zhuǎn)換MAX+PLUS II設(shè)計　217
7.2.1　改變GUI風(fēng)格　217
7.2.2　轉(zhuǎn)換MAX+PLUS II工程　218
7.2.3　查看新工程　219
7.2.4　導(dǎo)入MAX+PLUS II配置文件　220
7.3　編輯工程　221
7.3.1　修改設(shè)計芯片　221
7.3.2　設(shè)置編譯選項　223
7.4　編譯　224
7.4.1　運行編譯器　224
7.4.2　查看工程結(jié)構(gòu)　226
7.4.3　編譯報告　227
7.5　時序分析　228
7.5.1　時序設(shè)置　228
7.5.2　運行時序分析器　229
7.5.3　時序分析指定路徑　230
7.5.4　時序約束布局器　232
7.6　仿真　233
7.6.1　功能仿真　233
7.6.2　時序仿真　234
7.6.3　查看仿真報告　235
7.7　小結(jié)　236
7.8　問題與思考　236
第8章　第三方EDA工具　237
8.1　第三方EDA工具綜述　237
8.1.1　NativeLink與WYSIWYG　237
8.1.2　3種EDA工具的使用流程　238
8.1.3　Quartus II支持的第三方工具　238
8.2　仿真的概念與ModelSim仿真工具　240
8.2.1　仿真簡介　240
8.2.2　仿真的切入點　241
8.2.3　ModelSim仿真工具的不同版本　243
8.2.4　ModelSim的圖形用戶界面　243
8.2.5　ModelSim的基本仿真步驟　254
8.2.6　使用ModelSim進行功能仿真　259
8.2.7　使用ModelSim進行時序仿真　263
8.2.8　ModelSim仿真工具高級應(yīng)用　265
8.3　綜合的概念與Synplify/Synplify Pro綜合工具　275
8.3.1　Synplify/Synplify Pro的功能與特點　275
8.3.2　Synplify Pro的用戶界面　281
8.3.3　Synplify Pro綜合流程　284
8.3.4　Synplify Pro的其他綜合技巧　305
8.4　小結(jié)　317
8.5　問題與思考　317