SOPC技術(shù)實(shí)用教程

第1章 概述
1.1 SOC單片系統(tǒng)
1.2 SOPC及其技術(shù)
1.3 基于FPGA和SOPC技術(shù)的處理器
1.4 基于FPGA和SOPC技術(shù)的DSP
第2章 Quartus II基本使用方法
2.1 IT.弦信號發(fā)生器設(shè)計(jì)
2.1.1 設(shè)計(jì)原理
2.1.2 創(chuàng)建工程和編輯設(shè)計(jì)文件
2.1.3 創(chuàng)建工程
2.1.4 編譯前設(shè)置
2.1.5 編譯
2.1.6 定制ROM初始化數(shù)據(jù)文件
2.1.7 定制ROM元件
2.1.8 再次全程編譯并了解編譯結(jié)果
2.1.9 仿真
2.1.10 應(yīng)用RTL電路圖觀察器
2.2 引腳鎖定和編程下載
2.2.1 引腳鎖定
2.2.2 SOF文件下載
2.2.3 對配置器件編程
2.3 使用在系統(tǒng)嵌入式存儲器數(shù)據(jù)編輯器
2.4 使用嵌入式邏輯分析儀進(jìn)行實(shí)時測試
2.4.1 應(yīng)用SignalTap II測試singt
2.4.2 編輯觸發(fā)函數(shù)
2.5 嵌入式鎖相環(huán)altPLL宏功能模塊調(diào)用
2.5.1 建立嵌入式鎖相環(huán)PLL元件
2.5.2 測試鎖相環(huán)PLL
【習(xí)題】
【實(shí)驗(yàn)2-1】正弦信號發(fā)生器設(shè)計(jì)實(shí)驗(yàn)
【實(shí)驗(yàn)2-2】基于DDS的數(shù)字移相信號發(fā)生器設(shè)計(jì)實(shí)驗(yàn)
第3章 適配與時序優(yōu)化設(shè)置
3.1 優(yōu)化設(shè)置與時序分析
3.1.1 Settings設(shè)置
3.1.2 HDL版本設(shè)置及Analysis&Synthesis功能
3.1.3 Analysis&Synthesis的優(yōu)化設(shè)置
3.1.4 Fitter設(shè)置
3.1.5 增量布局布線控制設(shè)置
3.1.6 使用Design Assistant檢查設(shè)計(jì)可靠性
3.1.7 時序設(shè)置與分析
3.1.8 查看時序分析結(jié)果
3.1.9 適配優(yōu)化設(shè)置
3.2 原理圖與VHDL文本混合輸入設(shè)計(jì)
3.2.1 設(shè)計(jì)16位VHDL加法器
3.2.2 8位乘法累加器頂層原理圖設(shè)計(jì)
3.2.3 仿真
第4章 邏輯鎖定技術(shù)
4.1 LogicLock技術(shù)的基本內(nèi)容
4.1.1 LogicLock技術(shù)解決系統(tǒng)設(shè)計(jì)優(yōu)化
4.1.2 LogicLock的基本內(nèi)容
4.1.3 鎖定區(qū)域的基本方式
4.1.4 層次化邏輯鎖定區(qū)域
4.1.5 LogicLock技術(shù)的不同應(yīng)用流程
4.1.6 系統(tǒng)性能強(qiáng)化策略
4.1.7 鎖定區(qū)域的移植與再利用
4.2 流水線乘法器結(jié)構(gòu)與未鎖定前特性
4.3 應(yīng)用邏輯鎖定技術(shù)
4.3.1 pipemult模塊設(shè)計(jì)
4.3.2 確定邏輯鎖定區(qū)域及其特性
4.3.3 將設(shè)計(jì)實(shí)體移至鎖定區(qū)域
4.3.4 編譯優(yōu)化鎖定后的pipemult模塊
4.3.5 輸出邏輯鎖定約束信息
4.3.6 將VQM文件加入進(jìn)頂層工程
4.3.7 輸入邏輯鎖定約束
【習(xí)題】
【實(shí)驗(yàn)4-1】用邏輯鎖定優(yōu)化技術(shù)設(shè)計(jì)流水線乘法器實(shí)驗(yàn)
【實(shí)驗(yàn)4-2】用邏輯鎖定優(yōu)化技術(shù)設(shè)計(jì)16階數(shù)字濾波器實(shí)驗(yàn)
第5章 Matlab／DSP Builder設(shè)計(jì)向?qū)?br />5.1 Matlab／DSP Builder及其設(shè)計(jì)流程
5.2 可控正弦信號發(fā)生器設(shè)計(jì)
5.2.1 建立設(shè)計(jì)模型
5.2.2 Simulink模型仿真
5.2.3 SignalCompiler使用方法
5.2.4 使用ModelSim進(jìn)行RTL級仿真
5.2.5 使用Quartus II實(shí)現(xiàn)時序仿真
5.2.6 硬件測試與硬件實(shí)現(xiàn)
5.3 DSP Builder層次化設(shè)計(jì)
DSP Builder的子系統(tǒng)(SubSystem)
5.4 DSP Builder的狀態(tài)機(jī)設(shè)計(jì)
5.4.1 FIFO控制狀態(tài)機(jī)設(shè)計(jì)示例
5.4.2 狀態(tài)機(jī)設(shè)計(jì)流程
5.5 自動設(shè)計(jì)流程和SignalTap II的用法
5.5.1 安裝SignalTap II Node模塊
5.5.2 系統(tǒng)仿真和硬件測試
5.5.3 信號節(jié)點(diǎn)的資源利用情況
5.6 元件編輯窗整理
【習(xí)題】
【實(shí)驗(yàn)5-1】利用Matlab／DSP Builder設(shè)計(jì)基本電路模塊實(shí)驗(yàn)..
第6章 DSP與數(shù)字通信模塊設(shè)計(jì)
6.1 FIR數(shù)字濾波器設(shè)計(jì)
6.1.1 FIR濾波器原理
6.1.2 使用DSP Builder設(shè)計(jì)FIR濾波器
6.1.3 使用Matlab的濾波器設(shè)計(jì)工具
6.2 IIR數(shù)字濾波器設(shè)計(jì)
6.2.1 IIR濾波器原理
6.2.2設(shè)計(jì)4階直接II型IIR濾波器
6.3 直接數(shù)字合成器設(shè)計(jì)
6.3.1 DDS模塊設(shè)計(jì)
6.3.2 FSK調(diào)制器設(shè)計(jì)
6.3.3 正交信號發(fā)生器設(shè)計(jì)
6.3.4 數(shù)字移相信號發(fā)生器設(shè)計(jì)
6.4 數(shù)字編碼與譯碼器設(shè)計(jì)
6.4.1 偽隨機(jī)序列
6.4.2 幀同步檢出
6.4.3 RS石馬
6.4.4 Viterbi譯碼
【習(xí)題】
【實(shí)驗(yàn)6-1】FIR數(shù)字濾波器設(shè)計(jì)實(shí)驗(yàn)
【實(shí)驗(yàn)6-2】IIR數(shù)字濾波器設(shè)計(jì)實(shí)驗(yàn)
【實(shí)驗(yàn)6-3】基于DSP Builder的DDS設(shè)計(jì)實(shí)驗(yàn)
【實(shí)驗(yàn)6-4】編譯碼器設(shè)計(jì)實(shí)驗(yàn)
【實(shí)驗(yàn)6-5】正交幅度調(diào)制與解調(diào)模型設(shè)計(jì)實(shí)驗(yàn)
第7章 SOPC設(shè)計(jì)初步
7.1 Nios嵌入式CPU核
7.2 Nios嵌入式系統(tǒng)設(shè)計(jì)流程
7.2.1 Nios系統(tǒng)硬件開發(fā)流程
7.2.2 Nios系統(tǒng)軟件開發(fā)流程
7.3 Nios系統(tǒng)設(shè)計(jì)實(shí)例
7.3.1 Nios硬件系統(tǒng)開發(fā)流程
7.3.2 Nios系統(tǒng)軟件開發(fā)流程
7.4 Nios系統(tǒng)軟件設(shè)計(jì)說明
7.4.1 Nios SDK目錄概述
7.4.2 編輯輸入并保存C源文件
7.4.3 源程序分析
7.4.4 編譯源程序
7.4.5 下載程序代碼
7.4.6 使用GNU Debug調(diào)試程序
7.4.7 Nios SDK Shell部分命令使用
【習(xí)題】
【實(shí)驗(yàn)7-1】設(shè)計(jì)一個簡單的SOPC系統(tǒng)
第8章 Nios外設(shè)及其編程
8.1 串口UART
8.1.1 UART的寄存器定義
8.1.2 UART外部硬件連接
8.1.3 UART軟件數(shù)據(jù)結(jié)構(gòu)
8.1.4 UART編程
8.2 PIO
8.2.1 PIO類型
8.2.2 PIO寄存器定義
8.2.3 PIO軟件數(shù)據(jù)結(jié)構(gòu)
8.2.4 LED
8.2.5 數(shù)碼管
8.2.6 按鍵
8.2.7 LCD
8.2.8 PIO簡單輸入輸出操作示例
8.3 定時器編程
8.3.1 定時器概述
8.3.2 定時器寄存器定義
8.3.3 定時器軟件數(shù)據(jù)結(jié)構(gòu)
8.3.4 定時器程序設(shè)計(jì)示例
8.4 片內(nèi)存儲器
8.5 SRAM
8.6 Flash
【習(xí)題】
【實(shí)驗(yàn)8-1】簡單測控系統(tǒng)串口接收程序設(shè)計(jì)
【實(shí)驗(yàn)8-2】GSM短信模塊程序設(shè)計(jì)
第9章 Nios軟件開發(fā)進(jìn)階
9.1 Nios軟件開發(fā)工具
9.2 中斷編程概述
9.3 串口中斷
9.3.1 串口寄存器及其軟件數(shù)據(jù)結(jié)構(gòu)
9.3.2 串口中斷程序設(shè)計(jì)示例
9.4 按鍵中斷
9.5 定時器中斷
定時器程序設(shè)計(jì)示例
【習(xí)題】
【實(shí)驗(yàn)9-1】秒表程序設(shè)計(jì)
第10章 深入了解Nios系統(tǒng)設(shè)計(jì)
10.1 Nios處理器結(jié)構(gòu)
10.1.1 Nios處理器內(nèi)部結(jié)構(gòu)
10.1.1 內(nèi)部寄存器組織
10.1.3 存儲器組織
10.1.4 Nios指令集
10.2 使用ModelSim對Nios進(jìn)行仿真
10.2.1 使用SOPC Builder生成ModelSim的仿真步驟
10.2.2 使用ModelSim仿真
10.3 Avalon總線簡介
10.3.1 Avalon總線傳輸類犁及時序
10.4 自定制Avalon從外設(shè)
10.4.1 設(shè)計(jì)PWM自定義組件
10.4.2 添加PWM組件到Nios系統(tǒng)
10.4.3 PWM軟件數(shù)據(jù)結(jié)構(gòu)
10.4.4 PWM軟件編程示例
10.5 DMA
10.5.1 DMA傳輸過程
10.5.2 DMA寄存器定義
10.5.3 DMA控制器軟件數(shù)據(jù)結(jié)構(gòu)及子程序
10.5.4 DMA控制器設(shè)置
10.6 自定制Avalon流模式外設(shè)
10.7 GERMS Monitor監(jiān)控程序
10.8 Flash編程
10.9 使用其他SRAM和Flash
【習(xí)題】
【實(shí)驗(yàn)10-1】Avalon Slave外設(shè)(PWM模塊)設(shè)計(jì)
【實(shí)驗(yàn)10-2】Avalon Slave外設(shè)(數(shù)碼管動態(tài)掃描顯示模塊)設(shè)計(jì)
第11章 Nios綜合設(shè)計(jì)示例
11.1 計(jì)時器設(shè)計(jì)
11.1.1 計(jì)時器的Nios硬件設(shè)計(jì)
11.1.2 計(jì)時器軟件功能設(shè)計(jì)
11.1.3 計(jì)時器軟件設(shè)計(jì)步驟
11.2 俄羅斯方塊游戲機(jī)設(shè)計(jì)
11.2.1 硬件系統(tǒng)結(jié)構(gòu)
11.2.2 Avalon流模式VGA控制器設(shè)計(jì)
11.2.3 VGA控制器外設(shè)在SOPC Builder中的安裝
11.2.4 漢字和英文字符點(diǎn)陣庫
11.2.5 俄羅斯方塊游戲功能設(shè)計(jì)
11.2.6 俄羅斯方塊游戲軟件設(shè)計(jì)
【習(xí)題】
【實(shí)驗(yàn)11-1】簡單計(jì)算器程序設(shè)計(jì)
【實(shí)驗(yàn)11-2】VGA顯示終端設(shè)計(jì)
第12章 自定制Nios指令
12.1 自定制指令概述
12.1.1 Nios自定制指令的硬件結(jié)構(gòu)
12.1.2 Nios自定制指令模塊信號線
12.1.3 Nios自定制指令類型與格式
12.1.4 Nios自定制指令實(shí)現(xiàn)方式
12.2 自定制指令設(shè)計(jì)示例
12.2.1 基于VHDL的乘法指令和加法指令實(shí)現(xiàn)方法
12.2.2 基于VHDL的復(fù)數(shù)乘法指令實(shí)現(xiàn)
12.2.3 基于MATLAB／DSP Builder的Nios指令實(shí)現(xiàn)方法
【實(shí)驗(yàn)12-1】為Nios設(shè)計(jì)乘法累加器指令
【實(shí)驗(yàn)12-2】為Nios設(shè)計(jì)浮點(diǎn)乘法器
【實(shí)驗(yàn)12-3】為Nios設(shè)計(jì)對HFO操作的控制指令
【實(shí)驗(yàn)12-4】FFT算法設(shè)計(jì)
附錄A SOPC／DSP實(shí)驗(yàn)開發(fā)系統(tǒng)
附錄B 實(shí)驗(yàn)電路結(jié)構(gòu)圖
附錄C GW48 SOPC系統(tǒng)實(shí)驗(yàn)信號名與芯片引腳對照表
參考文獻(xiàn)