邏輯與計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)（第3版）

譯者序
前言
第1章 數(shù)字計(jì)算機(jī)與信息
1.1 數(shù)字計(jì)算機(jī)
1.2 數(shù)值系統(tǒng)
1.3 算術(shù)運(yùn)算
1.4 十進(jìn)制碼
1.5 格雷碼
1.6 字母數(shù)字碼
1.7 本章小結(jié)
參考文獻(xiàn)
習(xí)題
第2章 組合邏輯電路
2.1 二值邏輯和門(mén)
2.2 布爾代數(shù)
2.3 標(biāo)準(zhǔn)式
2.4 兩級(jí)電路優(yōu)化
2.5 卡諾圖化簡(jiǎn)
2.6 多級(jí)電路優(yōu)化
2.7 其他的門(mén)類(lèi)型
2.8 異或操作符和異或門(mén)
2.9 高阻輸出
2.10 本章小結(jié)
參考文獻(xiàn)
習(xí)題
第3章 組合邏輯設(shè)計(jì)
3.1 設(shè)計(jì)的概念和設(shè)計(jì)自動(dòng)化
3.2 設(shè)計(jì)空間
3.3 設(shè)計(jì)過(guò)程
3.4 工藝映射
3.5 驗(yàn)證
3.6 可編程實(shí)現(xiàn)技術(shù)
3.7 本章小結(jié)
參考文獻(xiàn)
習(xí)題
第4章 組合函數(shù)及相應(yīng)電路
4.1 組合電路
4.2 基本的邏輯函數(shù)
4.3 譯碼
4.4 編碼
4.5 選取
4.6 組合函數(shù)實(shí)現(xiàn)
4.7 組合電路的HDL描述——VHDL
4.8 組合電路的HDL描述——Verilog
4.9 本章小結(jié)
參考文獻(xiàn)
習(xí)題
第5章 算術(shù)運(yùn)算函數(shù)及相應(yīng)電路
5.1 迭代式組合電路
5.2 二進(jìn)制加法器
5.3 二進(jìn)制減法
5.4 二進(jìn)制加法－減法器
5.5 二進(jìn)制乘法
5.6 其他算術(shù)運(yùn)算函數(shù)
5.7 HDL描述——VHDL
5.8 HDL描述——Verilog
5.9 本章小結(jié)
參考文獻(xiàn)
習(xí)題
第6章 時(shí)序電路
6.1 時(shí)序電路的定義
6.2 鎖存器
6.3 觸發(fā)器
6.4 時(shí)序電路分析
6.5 時(shí)序電路的設(shè)計(jì)
6.6 其他類(lèi)型的觸發(fā)器
6.7 時(shí)序電路的HDL表示——VHDL
6.8 序列識(shí)別器的HDL描述——Verilog
6.9 本章小結(jié)
參考文獻(xiàn)
習(xí)題
第7章 寄存器和寄存器傳輸
7.1 寄存器和加載使能
7.2 寄存器傳輸
7.3 寄存器傳輸操作
7.4 對(duì)VHDL和Verilog語(yǔ)言使用者的建議
7.5 微操作
7.6 對(duì)單個(gè)寄存器的微操作
7.7 寄存器單元設(shè)計(jì)
7.8 基于多路復(fù)用器和基于總線(xiàn)的多寄存器傳輸操作
7.9 串行傳輸及其微操作
7.10 移位寄存器和計(jì)數(shù)器的HDL描述——VHDL
7.11 移位寄存器和計(jì)數(shù)器的HDL描述——Verilog
7.12 本章小結(jié)
參考文獻(xiàn)
習(xí)題
第8章 時(shí)序與控制
8.1 控制單元
8.2 算法狀態(tài)機(jī)
8.3 ASM圖的實(shí)例
8.4 硬連線(xiàn)控制
8.5 二進(jìn)制乘法器的HDL描述——VHDL
8.6 二進(jìn)制乘法器的HDL描述——Verilog
8.7 微程序控制
8.8 本章小結(jié)
參考文獻(xiàn)
習(xí)題
第9章 存儲(chǔ)器基礎(chǔ)
9.1 存儲(chǔ)器定義
9.2 隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器
9.3 SRAM集成電路
9.4 SRAM IC陣列
9.5 DRAM IC
9.6 DRAM類(lèi)型
9.7 動(dòng)態(tài)RAM IC陣列
9.8 本章小結(jié)
參考文獻(xiàn)
習(xí)題
第10章 計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)
10.1 引言
10.2 數(shù)據(jù)通路
10.3 算術(shù)/邏輯單元
10.4 移位器
10.5 數(shù)據(jù)通路的描述
10.6 控制字
10.7 一種簡(jiǎn)化的計(jì)算機(jī)體系結(jié)構(gòu)
10.8 單周期硬連線(xiàn)控制
10.9 多周期硬連線(xiàn)控制
10.10 本章小結(jié)
參考文獻(xiàn)
習(xí)題
第11章 指令集結(jié)構(gòu)
11.1 計(jì)算機(jī)體系結(jié)構(gòu)的概念
11.2 操作數(shù)尋址
11.3 尋址模式
11.4 指令集結(jié)構(gòu)
11.5 數(shù)據(jù)傳送指令
11.6 數(shù)據(jù)處理指令
11.7 浮點(diǎn)計(jì)算
11.8 程序控制指令
11.9 程序中斷
11.10 本章小結(jié)
參考文獻(xiàn)
習(xí)題
第12章 RISC與CISC中央處理器
12.1 流水?dāng)?shù)據(jù)通路
12.2 流水線(xiàn)控制
12.3 精簡(jiǎn)指令集計(jì)算機(jī)
12.4 復(fù)雜指令集計(jì)算機(jī)
12.5 有關(guān)設(shè)計(jì)的其他內(nèi)容
12.6 本章小結(jié)
參考文獻(xiàn)
習(xí)題
第13章 輸入/輸出和通信
13.1 計(jì)算機(jī)I/O
13.2 簡(jiǎn)單的外設(shè)
13.3 I/O接口
13.4 串行通信
13.5 傳輸模式
13.6 中斷判優(yōu)
13.7 直接存儲(chǔ)器訪(fǎng)問(wèn)
13.8 I/O處理器
13.9 本章小結(jié)
參考文獻(xiàn)
習(xí)題
第14章 存儲(chǔ)系統(tǒng)
14.1 分級(jí)存儲(chǔ)器體系
14.2 訪(fǎng)問(wèn)的局部性
14.3 Cache存儲(chǔ)器
14.4 虛存
14.5 本章小結(jié)
參考文獻(xiàn)
習(xí)題
術(shù)語(yǔ)表