現(xiàn)代數(shù)字系統(tǒng)設(shè)計

第1章 數(shù)字系統(tǒng)設(shè)計概述 1
1.1　數(shù)字系統(tǒng)發(fā)展概述 1
1.1.1　數(shù)字系統(tǒng)和集成電路技術(shù)發(fā)展簡史 1
1.1.2　數(shù)字系統(tǒng)與SOC設(shè)計技術(shù) 4
1.1.3　數(shù)字系統(tǒng)設(shè)計和EDA 4
1.2　數(shù)字系統(tǒng)設(shè)計方法 5
1.2.1　數(shù)字系統(tǒng)設(shè)計描述 5
1.2.2　設(shè)計過程 9
1.2.3　設(shè)計方法 13
1.2.4　硬件描述語言的特點 15
第2章　數(shù)字系統(tǒng)的建模和結(jié)構(gòu) 17
2.1　設(shè)計與模型 17
2.2 數(shù)字系統(tǒng)的模型 18
2.3　數(shù)字系統(tǒng)的結(jié)構(gòu) 25
第3章　數(shù)字系統(tǒng)的算法描述 32
3.1　數(shù)字系統(tǒng)算法流程圖描述 32
3.1.1 算法流程圖的符號及其描述方法 32
3.1.2　算法流程圖描述數(shù)字系統(tǒng)實例 34
3.2　狀態(tài)機(jī)及算法狀態(tài)機(jī)圖描述 37
3.2.1　狀態(tài)機(jī)分類及其特點 37
3.2.2　算法狀態(tài)機(jī)流程圖的符號及其描述方法 39
3.2.3　算法狀態(tài)機(jī)圖描述實例 40
3.2.4　算法流程圖至狀態(tài)圖的變換方法 42
3.2.5　狀態(tài)圖至算法狀態(tài)機(jī)圖的變換方法 44
3.2.6　C語言流程圖至算法狀態(tài)機(jī)圖的變換 46
第4章 數(shù)字系統(tǒng)的VHDL語言描述 53
4.1　VHDL語言描述數(shù)字系統(tǒng)的基本方法 53
4.1.1　VHDL語言描述電路的基本方法 53
4.1.2　常數(shù). 變量. 信號所描述的對象 59
4.1.3　數(shù)據(jù)類型 61
4.1.4　運(yùn)算操作符 69
4.1.5　屬性（ATTRIBUTE）描述 73
4.2　VHDL語言的基本設(shè)計單元 74
4.2.1　VHDL語言的基本設(shè)計單元構(gòu)成 75
4.2.2　構(gòu)造體的子結(jié)構(gòu)描述 77
4.2.3　庫. 包集合及配置 86
4.3　VHDL語言構(gòu)造體的描述方式 91
4.3.1　構(gòu)造體的行為描述方式 91
4.3.2　構(gòu)造體的寄存器傳輸（RTL）描述方式 98
4.3.3　構(gòu)造體的結(jié)構(gòu)描述方式 105
4.4　VHDL語言的主要描述語句 108
4.4.1　順序描述語句 108
4.4.2　并發(fā)描述語句 125
4.5　基本邏輯電路設(shè)計實例 138
4.5.1　組合邏輯電路設(shè)計 138
4.5.2　時序電路設(shè)計 153
第5章 數(shù)字系統(tǒng)設(shè)計的基本步驟和有關(guān)技巧 168
5.1 數(shù)字系統(tǒng)設(shè)計的一般步驟 168
5.1.1　系統(tǒng)需求分析 168
5.1.2　算法設(shè)計 168
5.1.3　算法描述 169
5.1.4　系統(tǒng)結(jié)構(gòu)選擇 169
5.1.5　系統(tǒng)具體設(shè)計 169
5.1.6　系統(tǒng)仿真與驗證 170
5.2 數(shù)字系統(tǒng)并發(fā)處理的設(shè)計 170
5.2.1　并發(fā)處理的基本概念 170
5.2.2　并發(fā)處理的基本方法 171
5.3 數(shù)字系統(tǒng)的算法描述 176
5.3.1　簡化CPU的功能要求 176
5.3.2　CPU的行為描述 177
5.3.3　CPU的狀態(tài)機(jī)描述 181
5.3.4　CPU的VHDL語言描述（RTL描述） 182
5.4 系統(tǒng)結(jié)構(gòu)的選擇和設(shè)計 192
5.4.1　數(shù)字系統(tǒng)的基本結(jié)構(gòu) 193
5.4.2　數(shù)字系統(tǒng)模塊劃分的原則 194
5.4.3　系統(tǒng)模塊之間的連接 195
5.4.4　系統(tǒng)模塊之間的通信 198
5.4.5　數(shù)字系統(tǒng)結(jié)構(gòu)的選擇 201
5.5 數(shù)字系統(tǒng)優(yōu)化的基本方法 201
5.5.1　相同電路的處理 202
5.5.2　改變運(yùn)算順序優(yōu)化電路 203
5.5.3　盡量進(jìn)行常數(shù)運(yùn)算 204
5.5.4　使用相同的運(yùn)算電路 204
5.5.5　優(yōu)化的必要性及其工程實際意義 208
5.6 數(shù)字系統(tǒng)設(shè)計中的幾個工程實際問題 208
5.6.1　提高系統(tǒng)工作速度的方法 208
5.6.2　縮小電路規(guī)模和降低功耗的方法 216
5.6.3　系統(tǒng)誤操作成因及其消除方法 223
5.6.4　非同步信號的控制方法 232
5.6.5　典型狀態(tài)機(jī)狀態(tài)編碼的選擇 237
第6章 典型EDA開發(fā)工具介紹 243
6.1 簡介 243
6.2　MAX＋PlusⅡ使用說明 244
6.2.1　MAX＋PlusⅡ概況 244
6.2.2　建立和編輯一個VHDL語言的工程文件 247
6.2.3　VHDL語言程序的編譯 250
6.2.4　VHDL語言程序的仿真 253
6.3　Active-HDL使用說明 259
6.3.1　Active-HDL概況 259
6.3.2　建立一個新的設(shè)計項目 264
6.3.3　文件的編譯及結(jié)構(gòu)管理 269
6.3.4　設(shè)計文件波形仿真 271
6.3.5 生成測試平臺并單步跟蹤文件 276
第7章 仿真. 邏輯綜合和下載 282
7.1　數(shù)字系統(tǒng)的仿真 282
7.1.1　仿真輸入信息的產(chǎn)生 282
7.1.2　仿真模塊的編寫 284
7.1.3　仿真Δ 286
7.1.4　不同級別的仿真要求 287
7.2 數(shù)字系統(tǒng)的邏輯綜合 288
7.2.1　RTL描述至未優(yōu)化的布爾描述的轉(zhuǎn)換 289
7.2.2　布爾優(yōu)化描述 289
7.2.3　門級映射 290
7.3　數(shù)字系統(tǒng)的下載 290
7.3.1　下載前的準(zhǔn)備 290
7.3.2　配置 291
第8章 數(shù)字系統(tǒng)檢測與可檢測性設(shè)計 293
8.1　組合邏輯檢測 293
8.2　時序電路檢測 295
8.3　掃描檢測 296
8.4　邊界掃描 298
8.5　內(nèi)置自測試 300
第9章 SOC和硬件/軟件協(xié)同設(shè)計技術(shù) 301
9.1　硬件/軟件 HW/SW 協(xié)同設(shè)計概述 301
9.1.1 硬件/軟件協(xié)同設(shè)計方法學(xué) 301
9.1.2 數(shù)字系統(tǒng)的設(shè)計流程 303
9.2　SOC的開發(fā)應(yīng)用及IP技術(shù) 313
9.2.1　SOC的開發(fā)應(yīng)用 313
9.2.2　IP核的開發(fā)應(yīng)用 315
9.2.3　SOC的設(shè)計方法 317
9.3 可編程單片系統(tǒng)（SOPC）及其設(shè)計工具 319
9.3.1　SOPC概述 319
9.3.2　Altera 的SOPC解決方案 320
9.3.3　QuartusⅡ設(shè)計軟件 322
9.3.4　Sopc Builder自動設(shè)計工具 323
第10章 數(shù)字系統(tǒng)設(shè)計實例 328
10.1 UART串行接口芯片設(shè)計實例 328
10.1.1　UART引腳及內(nèi)部結(jié)構(gòu) 328
10.1.2　串行數(shù)據(jù)傳送格式及控制字和狀態(tài)字 329
10.1.3　UART芯片功能算法流程圖描述 331
10.1.4　UART芯片的算法狀態(tài)機(jī)圖描述 333
10.1.5　UART芯片的VHDL語言描述 335
10.1.6　UART芯片的仿真 346
10.2 洗衣機(jī)洗滌控制電路設(shè)計實例 349
10.2.1　洗衣機(jī)洗滌控制電路的性能要求 349
10.2.2　洗衣機(jī)洗滌控制電路的結(jié)構(gòu) 350
10.2.3　洗衣機(jī)洗滌控制電路的算法狀態(tài)機(jī)圖描述 351
10.2.4 洗衣機(jī)洗滌控制電路的VHDL語言描述 356
習(xí)題與思考題 369
參考文獻(xiàn) 376