超大規(guī)模集成電路與系統(tǒng)導(dǎo)論

第1章  VLSI概論
  1.1  復(fù)雜性與設(shè)計(jì)
  1.2  基本概念
  1.3  本書(shū)安排
  1.4  參考資料
第1部分  硅片邏輯
第2章  MOSFET邏輯設(shè)計(jì)
  2.1  理想開(kāi)關(guān)與布爾運(yùn)算
  2.2  MOSFETE開(kāi)關(guān)
  2.3  基本的CMOS邏輯門
  2.4  CMOS復(fù)合邏輯門
  2.5  傳輸門(TG)電路
  2.6  時(shí)鐘控制和數(shù)據(jù)流控制
  2.7  參考資料
  2.8  習(xí)題
第3章  CMOS集成電路的物理結(jié)構(gòu)
  3.1  集成電路工藝層
  3.2  MOSFET
  3.3  CMOS工藝層
  3.4  FET陣列設(shè)計(jì)
  3.5  參考資料
  3.6  習(xí)題
第4章  CMOS集成電路的制造
  4.1  硅工藝概述
  4.2  材料生長(zhǎng)與淀積
  4.3  刻蝕
  4.4  CMOS工藝流程
  4.5  設(shè)計(jì)規(guī)則
  4.6  參考資料
第5章  物理設(shè)計(jì)的基本要素
  5.1  基本概念
  5.2  基本結(jié)構(gòu)的版圖
  5.3  單元概念
  5.4  FET的尺寸確定和單位晶體管
  5.5  邏輯門的物理設(shè)計(jì)
  5.6  設(shè)計(jì)層次化
  5.7  參考資料
第2部分  從邏輯到電子電路
第6章  MOSFET的電氣特性
  6.1  MOS物理學(xué)
  6.2  nFET電流-電壓議程
  6.3  FET的RC模型
  6.4  pFET特性
  6.5  小尺寸MOSFET模型
  6.6  參考資料
  6.7  習(xí)題
第7章  CMOS邏輯門電子學(xué)分析
  7.1  CMOS反相器的直流特性
  7.2  反相器的開(kāi)關(guān)特性
  7.3  功耗
  7.4  DC特性:與非門(NAND門)和或非門(NOR門)
  7.5  與非門和或非門的暫態(tài)響應(yīng)
  7.6  復(fù)合邏輯門的分析
  7.7  邏輯門過(guò)渡特性設(shè)計(jì)
  7.8  關(guān)于SPICE模擬
  7.9  關(guān)于SPICE模擬
  7.10  參考資料
  7.11  習(xí)題
第8章  高速CMOS邏輯電路設(shè)計(jì)
  8.1  門延時(shí)
  8.2  驅(qū)支大電容負(fù)載
  8.3  邏輯努力(Logic Effort)
  8.4  BiCMOS驅(qū)動(dòng)器
  8.5  參考資料
  8.6  習(xí)題
第9章  CMOS邏輯電路的高級(jí)技術(shù)
  9.1  鏡像電路
  9.2  準(zhǔn)nMOS電路
  9.3  三態(tài)電路
  9.4  時(shí)鐘控制CMOS
  9.5  動(dòng)態(tài)COMS邏輯電路
  9.6  雙軌邏輯電路
  9.7  參考資料
  9.8  習(xí)題
第3部分  VLSI系統(tǒng)設(shè)計(jì)
第10章  用Verilog硬件描述語(yǔ)言描述系統(tǒng)
  10.1  基本概念
  10.2  結(jié)構(gòu)化的門級(jí)模型
  10.3  開(kāi)關(guān)級(jí)建模
  10.4  層次化設(shè)計(jì)
  10.5  行為級(jí)和RTL建模
  10.6  參考資料
  10.7  習(xí)題
第11章  常用的VLSI系統(tǒng)部件
  11.1  多路選擇器
  11.2  二進(jìn)制譯碼器
  11.3  相等檢測(cè)器和比較器
  11.4  優(yōu)先權(quán)編碼器
  11.5  移位和循環(huán)操作
  11.6  鎖存器
  11.7  D觸發(fā)器
  11.8  寄存器
  11.9  綜合的作用
  11.10  參考資料
  11.11  習(xí)題
第12章  CMOS VLSI運(yùn)算電路
  12.1  一位加法器電路
  12.2  串行進(jìn)位加法器
  12.3  超前進(jìn)位加法器
  12.4  其他高速加法器
  12.5  乘法器
  12.6  小結(jié)
  12.7  參考資料
  12.8  習(xí)題
第13章  存儲(chǔ)器與可編程邏輯
  13.1  靜態(tài)RAM
  13.2  SRAM陣列
  13.3  動(dòng)態(tài)RAM
  13.4  ROM陣列
  13.5  邏輯陣列
  13.6  參考資料
  13.7  習(xí)題
第14章  系統(tǒng)級(jí)物理設(shè)計(jì)
  14.1  大規(guī)模集成電路的物理設(shè)計(jì)
  14.2  互邊線延時(shí)模型
  14.3  串?dāng)_
  14.4  互連線的尺寸縮小
  14.5  布局布線
  14.6  輸入和輸出電路
  14.7  電源的分配和功耗
  14.8  低功耗設(shè)計(jì)考慮
  14.9  參考資料
  14.10  習(xí)題
第15章  VLSI時(shí)鐘和系統(tǒng)設(shè)計(jì)
  15.1  時(shí)鐘控制觸發(fā)器
  15.2  CMOS時(shí)鐘方式
  15.3  流水線系統(tǒng)
  15.4  時(shí)鐘的產(chǎn)生和分配
  15.5  系統(tǒng)設(shè)計(jì)考慮
  15.6  參考資料
第16章  VLSI電路的可靠性與測(cè)試
  16.1  一般概念
  16.2  CMOS測(cè)試
  16.3  測(cè)試生成方法
  16.4  小結(jié)
  16.5  參考資料