基于FPGA & CPLD的數(shù)字IC設(shè)計方法

第1章 歷史回顧： 可編程邏輯集成電路到專用集成電路ASIC
本章目標1
1.1 可編程只讀存儲器 PROM 2
1.2 可編程邏輯陣列 PLA 5
1.3 可編程陣列邏輯 PAL 6
1.4 掩膜門陣列ASIC13
1.5 CPLD和FPGA14
1.6 小結(jié)15
練習15
第2章 復雜可編程邏輯器件（CPLD）
本章目標17
2.1 CPLD體系結(jié)構(gòu)17
2.2 功能模塊18
2.3 I/O模塊20
2.4 時鐘驅(qū)動器21
2.5 內(nèi)部互連21
2.6 CPLD技術(shù)和可編程單元26
2.7 嵌入式器件27
2.8 小結(jié)： 選擇CPLD的準則28
練習29
第3章 現(xiàn)場可編程門陣列（FPGA）
本章目標31
3.1 FPGA體系結(jié)構(gòu)31
3.2 可配置邏輯模塊32
3.3 可配置I/O模塊35
3.4 嵌入式器件38
3.5 可編程互連39
3.6 時鐘電路41
3.7 SRAM編程與反熔絲編程的對比41
3.8 仿真和ASIC原型44
3.9 小結(jié)47
練習48
第4章 可編程器件的通用設(shè)計方法論（UDMPD）
本章目標51
4.1 什么是UDM和UDMPD 52
4.2 寫出一份設(shè)計規(guī)范54
4.3 設(shè)計規(guī)范的評估59
4.4 選擇器件和工具59
4.5 設(shè)計60
4.6 檢驗61
4.7 最終評估64
4.8 系統(tǒng)集成與測試64
4.9 產(chǎn)品運輸64
4.10 小結(jié)64
練習65
第5章 設(shè)計技術(shù). 規(guī)則和指導方針
本章目標68
5.1 硬件描述語言69
5.2 自上而下的設(shè)計方法81
5.3 同步設(shè)計85
5.4 懸浮節(jié)點102
5.5 總線爭搶102
5.6 每個狀態(tài)一個觸發(fā)器編碼104
5.7 設(shè)計測試（DFT）106
5.8 測試備用邏輯107
5.9 初始化狀態(tài)機109
5.10 可觀測的節(jié)點109
5.11 掃描技術(shù)110
5.12 芯片內(nèi)裝自測試（BIST）112
5.13 特征分析114
5.14 小結(jié)114
練習116
第6章 檢驗
本章目標122
6.1 什么是檢驗？123
6.2 仿真123
6.3 靜態(tài)定時分析127
6.4 聲明語言127
6.5 整體檢驗128
6.6 小結(jié)128
練習129
第7章 電子設(shè)計自動化工具
本章目標132
7.1 仿真軟件132
7.2 測試平臺發(fā)生器140
7.3 現(xiàn)場工具141
7.4 綜合軟件141
7.5 自動測試比特位模型的產(chǎn)生（ATPG）143
7.6 掃描插入軟件143
7.7 芯片內(nèi)裝自測試（BIST）發(fā)生器144
7.8 靜態(tài)定時分析軟件145
7.9 整體檢驗軟件147
7.10 布局和布線軟件147
7.11 編程工具149
7.12 小結(jié)151
練習153
第8章 現(xiàn)在與未來
本章目標155
8.1 內(nèi)核155
8.2 特殊的I/O驅(qū)動器159
8.3 新型結(jié)構(gòu)160
8.4 具有嵌入式FPGA單元的ASIC161
8.5 小結(jié)163
附錄A答案
第1章, 歷史回顧： 可編程邏輯集成電路到專用集成電路ASIC164
第2章, 復雜可編程邏輯器件 CPLD 165
第3章, 現(xiàn)場可編程門陣列 FPGA 165
第4章, 可編程器件的通用設(shè)計方法論（UDMPD）167
第5章, 設(shè)計技術(shù). 規(guī)則和指導方針168
第6章, 檢驗170
第7章, 電子設(shè)計自動化工具171
附錄B第5章中各電路原理圖的Verilog源程序代碼
術(shù)語表192
參考文獻200
作者簡介201