微電子概論

第1章 概論
1．1 微電子技術(shù)和集成電路的發(fā)展歷程
1．1．1 電子技術(shù)與半導(dǎo)體集成電路
1．1．2 發(fā)展歷程
1．1．3 發(fā)展特點(diǎn)和技術(shù)經(jīng)濟(jì)規(guī)律
1．2 集成電路的分類
1．2．1 按電路功能分類
1．2．2 按電路結(jié)構(gòu)分類
1．2．3 按有源器件結(jié)構(gòu)和工藝分類
1．2．4 按電路的規(guī)模分類
1．3 集成電路制造特點(diǎn)和本書學(xué)習(xí)要點(diǎn)
1．3．1 電路系統(tǒng)設(shè)計(jì)
1．3．2 版圖設(shè)計(jì)和優(yōu)化
1．3．3 集成電路的加工制造
1．3．4 集成電路的封裝
1．3．5 集成電路的測試和分析
第2章 集成器件物理基礎(chǔ)
2．1 半導(dǎo)體及其能帶模型
2．1．l 半導(dǎo)體及其共價(jià)鍵結(jié)構(gòu)
2．l．2 半導(dǎo)體的能帶模型
2．1．3 費(fèi)米分布函數(shù)
2．2 半導(dǎo)體的導(dǎo)電性
2．2．1 本征半導(dǎo)體
2．2．2 非本征載流子
2．2．3 半導(dǎo)體中的漂移電流
2．2．4 半導(dǎo)體中的擴(kuò)散電流
2．2．5 半導(dǎo)體中的電流
2．2．6 半導(dǎo)體基本方程
2．3 PN結(jié)和晶體二極管
2．3．1 平衡狀態(tài)下的PN結(jié)
2．3．2 PN結(jié)的單向?qū)щ娦?br />2．3．3 理想PN結(jié)模型及其伏－安特性
2．3．4 PN結(jié)電容
2．3．5 PN結(jié)擊穿
2．3．6 二極管等效電路模型和二極管應(yīng)用
2．3．7 PN結(jié)應(yīng)用
2．3．8 其他半導(dǎo)體二極管
2．4 雙極型晶體管
2．4．l 雙極晶體管的直流放大原理
2．4．2 影響晶體管直流特性的其他因素
2．4．3 晶體管的擊穿電壓
2．4．4 晶體管的頻率特性
2．4．5 晶體管模型和模型參數(shù)
2．4．6 異質(zhì)結(jié)雙極晶體管（HBT）
2．5
JFIZT與MESFET器件基礎(chǔ)
2．5．1 器件結(jié)構(gòu)與電流控制原理
2．5．2 JFET直流輪出特性的定性分析
2．5．3 JFET的直流轉(zhuǎn)移特性
2．5．4 JFET的器件類型和電路符號
2．5．5 JFET直流特性定量表達(dá)式
2．5．6 JFET等效電路和模型參數(shù)
2．6 MOS場效應(yīng)晶體管
2．6．1 MOS晶體管結(jié)構(gòu)
2．6．2 MOS晶體管工作原理
2．6．3 MOS晶體管直流伏安特性定量結(jié)果
2．6．4 MOS晶體管的閾值電壓
2．6．5 MOS晶體管特點(diǎn)
2．6．6 MOS晶體管模型和模型參數(shù)
2．6．7 硅柵MOS結(jié)構(gòu)和自對準(zhǔn)技術(shù)
2．6．8 高電子遷移率晶體管（HEMT）
習(xí)題
第3章 集成電路制造工藝
3．1 硅平面工藝基本流程
3．1．l 平面工藝的基本概念
3．1．2 PN結(jié)隔離雙極 ICI藝基本流程
3．1．3 平面工藝中的基本工藝
3．2 氧化工藝
3．2．1 SiQ2薄膜在集成電路中的作用
3．2．2 SiQ2生長方法
3．2．3 氮化硅薄膜的制備
3．2．4 SiQ2膜質(zhì)量要求和檢驗(yàn)方法
3．2．5 氧化技術(shù)面臨的挑戰(zhàn)
3．3 摻雜方法之一——擴(kuò)散工藝
3．3．1 擴(kuò)散原理
3．3．2 常用擴(kuò)散方法簡介
3．3．3 擴(kuò)散層質(zhì)量檢測
3．3．4 擴(kuò)散工藝與集成電路設(shè)計(jì)的關(guān)系
3．4 摻雜方法之二——離子注入技術(shù)
3．4．1 離子注入技術(shù)的特點(diǎn)
3．4．2 離子注入設(shè)備
3．4．3 離子注入雜質(zhì)分布
3．5 光刻工藝
3．5．1 光刻工藝的特征尺寸——工藝水平的標(biāo)志
3．5．2 光刻工藝過程
3．5．3 超微細(xì)圖形曝光技術(shù)
3．6 制版工藝
3．6．1 集成電路生產(chǎn)對光刻版的質(zhì)量要求
3．6．2 制版工藝過程
3．6．3 光刻掩模版的檢查
3．7 外延工藝
3．7．l 外延生長原理
3．7．2 外延層質(zhì)量要求
3．7．3 外延新技術(shù)
3．8 金屬化工藝
3．8．1 金屬材料的選用
3．8．2 金屬層淀積工藝
3．8．3 金屬化互連系統(tǒng)結(jié)構(gòu)
3．8．4 合金化
3．9 引線封裝
3．9．1 鍵合
3．9．2 封裝
3．10 隔離技術(shù)
3．10．1 雙極IC中的基本隔離技術(shù)——PN結(jié)隔離
3．10．2 雙極IC中的介質(zhì)——PN結(jié)混合隔離
3．10．3 雙極IC中的介質(zhì)隔離
3．10．4 MOS IC的隔離
3．11 絕緣物上硅
3．11．1 SOI技術(shù)
3．11．2 注氧隔離技術(shù)（SIMOX）
3．11．3 硅片粘合技術(shù)（Wafer Bonding Technique）
3．12 CMOS集成電路工藝流程
3．12．1 CMOS工藝
3．12．2 典型 N阱 CMOS工藝流程
第4章 集成電路設(shè)計(jì)
4．1 集成電路中的無源元件與互連線
4．1．1 電容器
4．1．2 電阻器
4．1．3 集成電路中的電阻模型
4．l．4 集成電路互連線
4．2 雙極集成器件和電路設(shè)計(jì)
4．2．1 雙極晶體管的寄生參數(shù)
4．2．2 縱向結(jié)構(gòu)設(shè)計(jì)
4．2．3 橫向結(jié)構(gòu)設(shè)計(jì)
4．2．4 按比例縮小原則
4．2．5 雙極PNP晶體管及設(shè)計(jì)
4．2．6 雙極集成電路版圖設(shè)計(jì)
4．2．7 版圖設(shè)計(jì)實(shí)例
4．3 MOS集成器件和電路設(shè)計(jì)
4．3．1 硅柵 CMOS器件
4．3．2 寄生電阻
4．3．3 寄生電容
4．3．4 版圖設(shè)計(jì)實(shí)例
4．4 雙極和MOS集成電路比較
4．4．1 制造工藝
4．4．2 互連
4．4．3 集成度
4．4．4 性能比較
習(xí)題
第5章 微電子系統(tǒng)設(shè)計(jì)
5．l 雙極數(shù)字電路單元電路設(shè)計(jì)
5．1．1 TTL電路
5．1．2 ECL電路
5．1．3 I2L電路
5．2 MOS數(shù)字電路單元電路設(shè)計(jì)
5．2．1 NMOS電路
5．2．2 CMOS邏輯電路
5．3 半導(dǎo)體存儲器電路
5．3．1 隨機(jī)存取存儲器
5．3．2 掩模編程 ROM
5．3．3 半導(dǎo)體存儲器的比較
5．4 專用集成電路（ASIC）設(shè)計(jì)方法
5．4．1 專用集成電路設(shè)計(jì)目的和分類
5．4．2 版圖符號布圖方法
5．4．3 門陣列設(shè)計(jì)方法
5．4．4 可編程邏輯器件設(shè)計(jì)方法
5．4．5 標(biāo)準(zhǔn)單元設(shè)計(jì)方法
5．4．6 PLD和LCA
習(xí)題
第6章 集成電路計(jì)算機(jī)輔助設(shè)計(jì)
6．1 計(jì)算機(jī)輔助設(shè)計(jì)的基本概念
6．1．1 計(jì)算機(jī)輔助設(shè)計(jì)（CAD）和設(shè)計(jì)自動(dòng)化（DA）
6．1．2 CAD技術(shù)的優(yōu)點(diǎn)
6．1．3 集成電路正向CAD過程
6．1．4 ICCAD系統(tǒng)
6．1．5 集成電路的逆向設(shè)計(jì)
6．2 電路和系統(tǒng)設(shè)計(jì)描述
6．2．1 電路和系統(tǒng)設(shè)計(jì)的描述
6．2．2 OrCAD／Capture CIS軟件
6．2．3 電路圖繪制模塊 Page Editor
6．2．4 電路設(shè)計(jì)的后處理
6．2．5 元器件符號庫和建庫模塊（Part Editor）
6．2．6 元器件符號標(biāo)準(zhǔn)
6．3 電路模擬
6．3．1 電路模擬程序的作用和基本結(jié)構(gòu)
6．3．2 PSpice軟件的基本電路特性分析功能
6．3．3 PSpice軟件的參數(shù)掃描分析功能
6．3．4 Pspice軟件的統(tǒng)計(jì)模擬功能
6．3．5 PSpice軟件的邏輯模擬和數(shù)模混合模擬功能
6．3．6 電路優(yōu)化設(shè)計(jì)
6．3．7 模擬結(jié)果的分析處理——Probe模塊
6．4 計(jì)算機(jī)輔助版圖設(shè)計(jì)
6．4．1 版圖圖形生成
6．4．2 版圖驗(yàn)證和分析
6．4．3 版圖數(shù)據(jù)文件生成
6．4．4 微機(jī)用版圖設(shè)計(jì)軟件L－EDIT
6．4．5 版圖數(shù)據(jù)中間格式CIF
6．5 工藝模擬和器件模擬
6．5．1 工藝模擬
6．5．2 器件模擬
6．6 數(shù)字集成電路和系統(tǒng)的CAD
6．6．1 硬件描述語言 HDL（hardware Description Language）
6．6．2 系統(tǒng)級綜合
6．6．3 邏輯綜合
6．6．4 硅編譯器（Silicon
Compiler）
6．7 模擬集成電路的 CAD
6．7．1 模擬集成電路和系統(tǒng)的特點(diǎn)
6．7．2 研究方向
6．8 統(tǒng)計(jì)模擬和優(yōu)化設(shè)計(jì)
6．8．l 集成電路的統(tǒng)計(jì)模擬
6．8．2 集成電路的統(tǒng)計(jì)設(shè)計(jì)
第7章 IC設(shè)計(jì)舉例與設(shè)計(jì)實(shí)踐
7．1 雙極模擬電路設(shè)計(jì)實(shí)例
7．1．1 mA741直流工作狀態(tài)分析
7．1．2 mA741運(yùn)算放大器版圖設(shè)計(jì)分析
7．2 CMOS數(shù)字電路設(shè)計(jì)實(shí)例
參考文獻(xiàn)