可編程邏輯系統(tǒng)的VHDL設(shè)計(jì)技術(shù)

1 概述
1.1 采用VHDL的原因
1.2 不足之處
1.3 采用VHDL設(shè)計(jì)綜合的過程
1.4 設(shè)計(jì)流程
1.5 Cypress的開發(fā)系統(tǒng)
1.6 字型協(xié)定
練習(xí)1.1
1.7 小結(jié)
問題1
2 可編程邏輯基礎(chǔ)
2.1 概述
2.2 采用可編程邏輯的原因
2.3 何謂可編程邏輯器件
2.4 簡(jiǎn)單的PLD22V10
練習(xí)2.1
2.5 CPLD器件結(jié)構(gòu)
練習(xí)2.2
2.6 FPGA器件結(jié)構(gòu)
練習(xí)2.3
2.7 PREP基準(zhǔn)協(xié)議
2.8 可編程邏輯的未來發(fā)展方向
練習(xí)2.4
問題2
3 實(shí)體和構(gòu)造
3.1 概述
3.2 簡(jiǎn)單的實(shí)例
3.3 設(shè)計(jì)實(shí)體
練習(xí)3.1
練習(xí)3.2
3.4 標(biāo)識(shí)符、數(shù)據(jù)對(duì)象、數(shù)據(jù)類型及屬性
3.5 常見錯(cuò)誤
練習(xí)3.3
問題3
4 組合和同步邏輯的設(shè)計(jì)
4.1 概述
4.2 設(shè)計(jì)實(shí)例
4.3 組合邏輯
練習(xí)4.1
4.4 同步邏輯
練習(xí)4.2
4.5 設(shè)計(jì)先進(jìn)先出緩沖器
練習(xí)4.3
4.6 常見錯(cuò)誤
4.7 測(cè)試平臺(tái)
問題4
5 狀態(tài)機(jī)設(shè)計(jì)
5.1 概述
5.2 一個(gè)簡(jiǎn)單的設(shè)計(jì)實(shí)例
5.3 內(nèi)存控制器設(shè)計(jì)
練習(xí)5.1
5.4 設(shè)計(jì)的面積、速度和占用資源
練習(xí) 5.2
5.5 Mealy型狀機(jī)設(shè)計(jì)
5.6 設(shè)計(jì)中的其它因素
5.7 小結(jié)
問題 5
6 大型設(shè)計(jì)中的層次結(jié)構(gòu)
6.1 概述
6.2 設(shè)計(jì)實(shí)例:AM2901
練習(xí)6.1
練習(xí)6.2
6.3 設(shè)計(jì)實(shí)例:100BASE-T4以太網(wǎng)中繼器
問題6
7 函數(shù)和過程
7.1 概述
7.2 函數(shù)
練習(xí)7.1
7.3 過程
7.4 有關(guān)子程序小結(jié)
問題7
8 邏輯綜合和設(shè)計(jì)實(shí)現(xiàn)
9 優(yōu)化數(shù)據(jù)通路
10 建立測(cè)試平臺(tái)
結(jié)束語
附錄A 安裝WARP軟件及瀏覽手冊(cè)的在線文本
附錄B 保留字
附錄C VHDL速查表
附錄D 名詞解釋
附錄E 詞匯索引