數(shù)字電路設(shè)計(jì)與Verilog HDL

第1章 數(shù)字集成電路設(shè)計(jì)概述 1
1.1 集成電路設(shè)計(jì)方法演變 1
1.2 硬件描述語(yǔ)言(HDL) 3
1.3 數(shù)字集成電路設(shè)計(jì)的典型流程 4
1.4 系統(tǒng)級(jí)集成電路設(shè)計(jì)技術(shù) 6
1.4.1 系統(tǒng)級(jí)集成電路設(shè)計(jì)方法 6
1.4.2 系統(tǒng)級(jí)集成電路設(shè)計(jì)中的IP問(wèn)題 7
1.4.3 系統(tǒng)級(jí)集成電路測(cè)試技術(shù) 8
1.4.4 系統(tǒng)級(jí)集成電路芯片加工技術(shù) 9
1.4.5 系統(tǒng)級(jí)集成電路的發(fā)展未來(lái) 9
第2章 硬件描述語(yǔ)言Verilog HDL語(yǔ)法簡(jiǎn)介 11
2.1 Verilog HDL的發(fā)展與特點(diǎn) 11
2.2 模塊（Module）概念 12
2.3 基本數(shù)據(jù)類(lèi)型 14
2.4 基本操作數(shù)與表達(dá)式 16
2.5 過(guò)程語(yǔ)句 19
2.5.1 for循環(huán)語(yǔ)句 20
2.5.2 while循環(huán)語(yǔ)句 20
2.5.3 case語(yǔ)句 21
2.5.4 repeat循環(huán)語(yǔ)句 22
2.5.5 forever循環(huán)語(yǔ)句 23
2.6 時(shí)間與事件的概念 23
2.7 時(shí)間與事件流的控制 25
2.8 并行的概念 29
2.8.1 fork-join結(jié)構(gòu) 29
2.8.2 disable語(yǔ)句 29
2.9 功能與任務(wù) 30
2.10 描述的類(lèi)型 32
2.10.1 行為級(jí)描述 32
2.10.2 結(jié)構(gòu)級(jí)描述 34
2.10.3 混合模式表達(dá) 35
2.11 不同模塊中的變量存取 36
第3章 幾種提高效率的電路描述方法與技巧 41
3.1 加法結(jié)構(gòu) 41
3.2 改進(jìn)嵌入算子 44
3.3 使用狀態(tài)信息 45
3.4 寄存器的使用 48
3.5 傳播常量 50
3.6 隨機(jī)邏輯描述 50
3.7 共享復(fù)雜算子 51
3.8 關(guān)鍵路徑提取 53
3.8.1 簡(jiǎn)單組合電路關(guān)鍵路徑提取方法 53
3.8.2 較復(fù)雜的always塊中關(guān)鍵路徑提取方法 54
3.8.3 復(fù)雜狀態(tài)機(jī)中關(guān)鍵路徑提取方法 56
第4章 Verilog HDL電路描述舉例 61
4.1 組合式的零計(jì)數(shù)電路 61
4.2 時(shí)序式的零計(jì)數(shù)電路 63
4.3 狀態(tài)機(jī)實(shí)現(xiàn)的飲料機(jī) 65
4.4 計(jì)數(shù)器實(shí)現(xiàn)的飲料機(jī) 69
4.5 超前進(jìn)位加法器 71
第5章 自頂向下的設(shè)計(jì)方法與設(shè)計(jì)實(shí)例 77
5.1 自頂向下的層次化分析方法 77
5.2 80C51指令兼容微處理機(jī)層次化設(shè)計(jì)樹(shù) 79
5.3 80C51指令兼容微處理機(jī)結(jié)構(gòu)模塊分析 80
5.3.1 外部接口模塊 80
5.3.2 FIFO模塊 84
5.3.3 ALU模塊 88
5.3.4 GET_INS模塊 92
5.3.5 DECODE模塊 95
5.3.6 EXE_CTL模塊 104
5.3.7 EXE_BRA模塊 106
5.3.8 EPROM模塊 109
5.3.9 外部RAM模塊 110
5.3.10 系統(tǒng)仿真模塊 111
第6章 硬盤(pán)控制器子系統(tǒng)模塊化設(shè)計(jì) 113
6.1 功能描述 113
6.2 硬盤(pán)控制器子系統(tǒng)結(jié)構(gòu) 113
6.2.1 異步FIFO電路 114
6.2.2 CRC計(jì)算電路 128
6.2.3 UDMA狀態(tài)機(jī)電路 133
6.3 硬盤(pán)功能模擬 143
6.4 系統(tǒng)功能測(cè)試 189
第7章 基于PCI局部總線(xiàn)的控制器模塊化設(shè)計(jì) 193
7.1 功能描述 193
7.2 PCI Master狀態(tài)機(jī)描述 194
7.3 PCI Slave 狀態(tài)機(jī)描述 197
7.4 系統(tǒng)功能模擬 201
第8章 Verilog建模與調(diào)試技巧 209
8.1 雙向端口 209
8.2 具有不確定輸入值的組合電路 213
8.3 作查表用的大存儲(chǔ)器 214
8.4 加載交叉存取式存儲(chǔ)器 220
8.5 建立和維持約束條件的驗(yàn)證 223
8.6 Verilog執(zhí)行順序和調(diào)度的影響 223
8.7 復(fù)雜模塊測(cè)試向量的產(chǎn)生 226
8.8 測(cè)試向量的驗(yàn)證 230
第9章 數(shù)字集成電路中的嵌入式自測(cè)(BIST)電路 233
9.1 數(shù)字邏輯電路測(cè)試 233
9.2 嵌入式自測(cè)（BIST）電路原理 234
9.2.1 偽隨機(jī)測(cè)試向量產(chǎn)生 234
9.2.2 特征分析 238
9.2.3 嵌入邏輯塊觀測(cè)器 242
9.3 存儲(chǔ)器嵌入式自測(cè)（BIST）電路 244
9.3.1 存儲(chǔ)器BIST的概念 244
9.3.2 存儲(chǔ)器測(cè)試與錯(cuò)誤類(lèi)型 245
9.3.3 存儲(chǔ)器BIST電路結(jié)構(gòu) 246
9.3.4 存儲(chǔ)器BIST電路舉例 247
第10章 真實(shí)ASIC系統(tǒng)舉例 289
10.1 HPT366系統(tǒng)結(jié)構(gòu) 289
10.2 HPT366的封裝與電氣特性 290
10.3 HPT366的應(yīng)用電路 295
附錄A Verilog形式化語(yǔ)法定義 299
A.1 BNF語(yǔ)法形式 299
A.2 BNF語(yǔ)法 299
附錄B Verilog關(guān)鍵詞 313
附錄C HDL編譯器不支持的Verilog結(jié)構(gòu) 315
C.1 不支持的定義和說(shuō)明 315
C.2 不支持的語(yǔ)句 315
C.3 不支持的操作符 316
C.4 不支持的門(mén)級(jí)結(jié)構(gòu) 316
C.5 不支持的其他結(jié)構(gòu) 316
參考文獻(xiàn) 317